从Verilog到流片 评分:4分

发布时间 :
2020-06-22 14:30:57
课程分类 :
IC设计&验证
时长 :
未知
课时 :
12
报名人数 :
39
¥420 420
课程将会讲述数字电路设计从算法到流片整个过程中涉及到的具体流程和对应工具,以及其中每个流程都分别做了什么,是如何操作的,为什么需要这个流程。本次课程中一部分是基础知识的讲解,包括Verilog HDL的基础及语法,各种可综合的代码风格、应用到验证环境中的代码、常见数字电路通路的设计。另一部分是在掌握了基本的Verilog HDL基础后,进行实际上机操作,培训大家完成一些常见的数字电路设计,学会如何写一些实际的数字电路模块,以及如何使用EDA工具进行仿真,发现问题后如何使用EDA工具进行Debug。最后对设计完成的代码进行综合,时序分析以及后仿。让同学们能够独立自主的完成除了后端以外的一整套数字设计流程。 课程所需要的软件(需要同学自行解决): 仿真用的是vcs 综合用的是Design Compiler 静态时许分析用的是PT 形式验证用的是LEC 看波形用的是Verdi
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